口袋实验知识库

实验十五高速ADC和DAC实验 15.2 THS5651A波形产生实验

Posted on 2021-07-26 Edited on 2021-09-10 In 基于FPGA的数字实验指导书（Anlogic FPGA版本）

一、实验设计目标

在完成了实验3.1的基础上，使用ADDA集成板上的THS5651A与THS1030联动，完成DAC波形发生和ADC采集实验。

二、实验设计思路

2.1 DAC电路计算

对于ADDA开发板上的THS5651A电路来说，通过R27和内部VREF设定的DAC输出差分电流是IOUTA = 0mA-5mA，IOUTB = 5mA-0mA（这里IOUTA和IOUTB是差分对），具体的输出电流值由输入DAC的码值DA_Data[9:0]（也即是下文中的Code）确定。IOUTA和IOUTB通过外部运放电路转化为单端电压。计算过程如下：

VOUTA = IOUTA * RLOAD = Code/1024 * 5mA * 200Ω = 1V * Code/1024;

VOUTB = IOUTB * RLOAD = (1024-Code)/1024 * 5mA * 200Ω = 1V * (1-Code/1024);

DAC_OUT = VOUTA - VOUTB = (2*Code/1024 - 1) * 1V * 2 (运放提供两倍放大)

2.1 实验过程

图3.2.1 实验整体框图

在此实验中，50MHz输入时钟通过PLL生成了ADC时钟和DAC时钟。ADC的采样时钟为40MHz(注意THS1030数据手册中额定的最高采样时钟为30MHz,如果波形出现毛刺，请降低采样频率试试)，DAC的刷新时钟也为40MHz,在ADC和DAC的数据之间使用了一个FIFO来缓冲，避免跨时钟产生的数据毛刺。DAC的数据可以选择来自ADC采样的数值，也可以来自DDS IP核的输出。

三、功能模块图与输入输出引脚说明

该工程包含顶层模块ADDA与相位累加器模块、IP核PLL,FIFO,ROM等。图3.2.2是顶层原理图，整个工程的模块功能图参考图3.2.1即可。下面介绍一下顶层模块各主要引脚的功能：

图3.2.2 ADDA顶层文件原理图

（1）CLK：50MHz的基准时钟信号输入。

（2）RSTn：系统复位输入信号，低电平有效，硬件。

（3）ADC_DATA[9:0]：ADC的输出数据

（4）DAC_DATA[9:0]：输出给DAC的数据

（5）ADC_CLK：CLK经过PLL模块后产生的ADC驱动时钟，40MHz;

（6）DAC_CLK：CLK经过PLL模块后产生的DAC驱动时钟，40MHz;

（7）SW1：选择DAC的数据源于ADC数据（SW1为高）或DDS模块（SW1为低）；

四、程序设计

（1）图3.2.3是截取自顶层模块ADDA的代码，理解了此段程序则可以相应理解该模块的所有程序：

11 - 17：CLK经过PLL锁相环产生40MHz的ADC时钟和40MHz的DAC时钟；

21 - 31：数据缓冲FIFO，写时钟是ADC时钟，读时钟是DAC时钟，ADC的数据在ADC时钟的驱动下进入FIFO，ADC2DAC的数据在DAC时钟的驱动下输出FIFO；

34 - 48：DDS核，用于产生一个数字正弦信号，输出频率由KW确定；计算公式为：fout = Fs * KW/2^28；这里Fs即PLL输出的DAC_CLK，40MHz；

51：通过SW1选择输出给DAC的数据来源；

五、FPGA管脚配置

set_pin_assignment { ADC_CLK } { LOCATION = R5; IOSTANDARD = LVCMOS33; SLEWRATE = FAST; }

set_pin_assignment { ADC_DATA[0] } { LOCATION = N5; IOSTANDARD = LVCMOS33; }

set_pin_assignment { ADC_DATA[1] } { LOCATION = T12; IOSTANDARD = LVCMOS33; }

set_pin_assignment { ADC_DATA[2] } { LOCATION = R12; IOSTANDARD = LVCMOS33; }

set_pin_assignment { ADC_DATA[3] } { LOCATION = T9; IOSTANDARD = LVCMOS33; }

set_pin_assignment { ADC_DATA[4] } { LOCATION = R9; IOSTANDARD = LVCMOS33; }

set_pin_assignment { ADC_DATA[5] } { LOCATION = T7; IOSTANDARD = LVCMOS33; }

set_pin_assignment { ADC_DATA[6] } { LOCATION = T8; IOSTANDARD = LVCMOS33; }

set_pin_assignment { ADC_DATA[7] } { LOCATION = T5; IOSTANDARD = LVCMOS33; }

set_pin_assignment { ADC_DATA[8] } { LOCATION = T6; IOSTANDARD = LVCMOS33; }

set_pin_assignment { ADC_DATA[9] } { LOCATION = T4; IOSTANDARD = LVCMOS33; }

set_pin_assignment { CLK } { LOCATION = R7; IOSTANDARD = LVCMOS33; }

set_pin_assignment { DAC_CLK } { LOCATION = T15; IOSTANDARD = LVCMOS33; SLEWRATE = FAST; }

set_pin_assignment { DAC_DATA[0] } { LOCATION = T13; IOSTANDARD = LVCMOS33; SLEWRATE = FAST; }

set_pin_assignment { DAC_DATA[1] } { LOCATION = M6; IOSTANDARD = LVCMOS33; SLEWRATE = FAST; }

set_pin_assignment { DAC_DATA[2] } { LOCATION = P5; IOSTANDARD = LVCMOS33; SLEWRATE = FAST; }

set_pin_assignment { DAC_DATA[3] } { LOCATION = P6; IOSTANDARD = LVCMOS33; SLEWRATE = FAST; }

set_pin_assignment { DAC_DATA[4] } { LOCATION = N6; IOSTANDARD = LVCMOS33; SLEWRATE = FAST; }

set_pin_assignment { DAC_DATA[5] } { LOCATION = M7; IOSTANDARD = LVCMOS33; SLEWRATE = FAST; }

set_pin_assignment { DAC_DATA[6] } { LOCATION = L7; IOSTANDARD = LVCMOS33; SLEWRATE = FAST; }

set_pin_assignment { DAC_DATA[7] } { LOCATION = R14; IOSTANDARD = LVCMOS33; SLEWRATE = FAST; }

set_pin_assignment { DAC_DATA[8] } { LOCATION = T14; IOSTANDARD = LVCMOS33; SLEWRATE = FAST; }

set_pin_assignment { DAC_DATA[9] } { LOCATION = R15; IOSTANDARD = LVCMOS33; SLEWRATE = FAST; }

set_pin_assignment { RSTn } { LOCATION = A9; IOSTANDARD = LVCMOS33; }

set_pin_assignment { SW1 } { LOCATION = A10; IOSTANDARD = LVCMOS33; }

实验结果

硬件连接图：

6.1 AD输入接口袋仪器的信号源输出，DA输出接口袋仪器的示波器输入，DA数据来源选择来自ADC的输出；可以看到输入10K，1Vpp，输出也是10K，1Vpp.

6.2 DA输出接AD输入同时送给口袋仪器的示波器观察，DA数据来源选择来自DDS；

七、思考

\1. 修改PLL模块，产生不同的ADC和DAC驱动时钟，观察在不同DAC时钟频率下DDS模块输出频率的改变；

\2. 修改KW值，产生不同频率的正弦信号。

实验十四 UART串行通信 14.2 UART串口发送实验

Posted on 2021-07-26 Edited on 2021-09-10 In 基于FPGA的数字实验指导书（Anlogic FPGA版本）

一、实验设计目标

（1）在FPGA中实现串口协议，通过Anlogic_FPGA开发板上的“UART2USB”口向计算机发送数据。

二、实验设计思路

在学习了实验4.1中UART串口接收实验的基础上，理解UART串口发送实验就较为简单了。本实验设计使用FPGA向计算机重复发送六个数据“0A、0B、0C、0D、0E、0F”，每隔0.5秒发送一个，在计算机上使用“串口助手”接收数据并验证是否正确。

图4.10为发送一帧数据时的简单示意图。可以看出，串口的发送时序和接收时序是一样的，而串口接收和发送的不同点就在于，接收是把数据从时序中提取出来，发送是把数据添加到时序中去。

图4.10 串口发送时序示意图

同串口接收一样，进行串口发送实验首先需要产生一个BPS_CLK信号，然后根据BPS_CLK实现TX的时序即可。以下为串口发送的简单步骤：

（1）由TX产生一个下降沿变化，作为一帧数据的开始，“开始位”时，TX信号置为0。

（2）把要发送的数据按照先低位后高位的顺序一位一位送给TX。

（3）“校验位”和“停止位”无操作，TX信号置为1。

（4）一帧数据发送完毕，等到下一次发送开始时，回到步骤（1）。

图4.11是本实验设计的串口发送系统的示意图，包含数据控制模块U1、波特率控制模块U2和发送控制模块U3。

图4.11 串口发送系统示意图

数据控制模块内有一个计数器Count，控制系统每隔0.5秒发送一次数据。TX_Data为要发送的8位并行数据；TX_En_Sig为发送使能标志位，它的上升沿将驱动模块U2开始产生BPS_CLK信号，同时驱动U3模块开始发送数据；TX_Done_Sig为发送完成标志位，当一帧数据发送完毕后，TX_Done_Sig信号被置

为1，这将驱动TX_En_Sig信号变为0 直到开始发送下一组数据。

波特率控制模块与实验4.1节串口接收实验中模块功能相同，U2模块的输入信号Count_Sig即为U1模块的输出信号TX_En_Sig。

发送控制模块将TX_Data的值一位一位（LSB先导）的送给TX_Out信号，当一帧数据发送完毕时，TX_Done_Sig被置为1。

三、功能模块图与输入输出引脚说明

在FPGA中实现此系统，顶层模块为tx_top，底层模块data_control_module、tx_bps_module、tx_control_module从左至右依次对应于图4.11中的U1~U3。下面介绍一下顶层模块输入输出引脚的功能：

（1）CLK：50MHz的时钟信号输入。

（2）RSTn：复位输入信号，低电平有效。当RSTn信号为0时，TX_Out恒为1。

（3）TX_In：发送输出信号。连接到串口的TX线。

四、程序设计

串口发送程序中的大部分代码功能都已在实验4.1节串口接收实验中使用过，容易理解，此处仅简单说明。图4.12是截取自底层模块data_control_module的部分代码：

图4.12 data_control_module核心代码

28-32：isTX是一个寄存器型信号，最终将赋给TX_En_Sig。当一帧数据发送完毕后，将isTX信号置为0，禁止系统发送数据。

33-35：分频数T05S的值为25000000，当距离上一次发送数据过去0.5秒后，将isTX信号置为1，开始新一轮数据的发送。

37-40：i的取值范围是0~5，用于从六组数据中选择一组发送。

五、FPGA管脚配置

以下是使用Anlogic的IO Constraint，CLK信号与开发板上的50MHz的晶振时钟相连；RSTn信号与SW0相连；TX_Pin_Out信号与R6管脚相连。

set_pin_assignment { CLK } { LOCATION = R7; IOSTANDARD = LVCMOS33; }

set_pin_assignment { RSTn } { LOCATION = A9; IOSTANDARD = LVCMOS33; }

set_pin_assignment { TX_Pin_Out } { LOCATION = D12; IOSTANDARD = LVCMOS33; }

六、实验结果

类似于串口接收实验，直接使用2根USB数据线分别将开发板上的JTAG接口和UART2USB接口与计算机相连，在计算机上安装一个“串口调试助手”，即可进行实验。

图4.13是使用“串口调试助手”接收数据“0A、0B、0C、0D、0E、0F”的结果。波特率选择9600，选择8位数据位，1位校验位和1位停止位。实验结果与程序设计相符。

图4.1****3 串口发送实验结果

同样的，下面我们使用ChipWatcher来观察时序关系，加深对程序的理解：

图4.1****4 串口发送实验ChipWatcher设置

设置ChipWatcher，采样时钟为500KHz，触发条件为TX的下降沿到来且i==4’b0000，也就是我们要看发8’h0A的时序，如果要观察8’h0C的发送时序，需要设置触发条件为TX的下降沿到来且i==4’b0010；

设置完成后点击Single Trigger我们可以看到发送“0A”的完整时序：

图4.1****5 发送0A的完整时序

下面我们按照发送流程依次解读程序：

\1. （21-43）每0.5秒拉高一次isTX（也即TX_EN_Sig），发送完毕后再拉低TX_EN_Sig；（33-52）每发送一次，i自加1，i在0-5里循环，从而在0A - 0F里切换发送数据。

图4.1****6 产生TX_EN_Sig和数据循环发送控制

\2. 当TX_EN_Sig为高时，Count_BPS计数，当Count_BPS=26时，BPS_CLK置1；注意跟UART收数不同的地方在于，收数时Count_BPS是在RX_EN_Sig为高且起始条件到来时（neg_sig==1）才开始计数。

图4.1****7 产生BPS_CLK

\3. 当BPS_CLK为高时，State自加1，同时拉低TX，发出起始位：

图4.1****8 产生TX开始标志（TX由高到低）

第一步到第三步的时序解释如下：

图4.1****9 使能发送数据并发送起始位的时序

\4. State=1到8，从低位到高位发送TX_Data的数据：

图**4.**20 由低位到高位发送TX_Data

图**4.**21 由低位到高位发送TX_Data

\5. State=9到10，发送校验位和停止位

\6. State=11，发出TX_Done_Sig标志，State=12，拉低TX_Done_Sig，State归零

七、思考与拓展

（1）仔细阅读tx_control_module模块的程序，并参考图4.6绘出本实验中发送过程的简单示意图。

（2）目前是发送完一组数据等待计时到达0.5秒再发送下一组数据，更改程序，实现发送完一组数据后立刻发送下一组数据的功能，并使用ChipWatcher验证从0A发到0F的完整过程。

（3）建立一个工程，将接收到计算机发来的数据立即返还给计算机。

八、实验小结

实验14.1与实验14.2节分别描述了串口接收实验与串口发送实验，但仍存在部分限制。例如，当计算机使用UART连续向FPGA写入100个数据时，缺少一个存储区域把这100个数据有效存储起来。

实验十四 UART串行通信 14.1 UART串口接收实验

Posted on 2021-07-26 Edited on 2021-09-10 In 基于FPGA的数字实验指导书（Anlogic FPGA版本）

一、实验设计目标

（1）在FPGA中实现串口协议，通过Anlogic_FPGA开发板上的“UART2USB”口接收从计算机发来的数据。

二、实验设计思路

UART串口是一种类似于USB、VGA的接口，有固定的引脚和通信协议。使用FPGA实现串口通信，可分为“计算机发送数据给FPGA”和“FPGA发送数据给计算机”两部分。本节为串口接收实验，使用FPGA接收从计算机发来的数据。

进行串口接收实验首先需要了解串口的接收时序，图4.1为接收一帧数据时的简单示意图。串口接收只使用一条数据线RX，特点如下：

图4.1 串口接收时序示意图

（1）当RX产生了一个下降沿后才开始一帧数据的接收，接收到的第一位为开始位。

（2）一帧周期内有11个时钟，第一个时钟是开始位，2~9个时钟为数据位，并且数据是从低位到高位的接收的。

（3）串口的接收时钟频率取决于它的波特率，常用的波特率是有几个固定值的。本实验的波特率选用9600bps，表明1秒内传送9600位数据，则一位数据的周期为：

（4.1）

可以看出，进行串口接收实验的关键在于准确读取RX上的数据，需做到以下两点：①判断什么时候RX开始接收一帧数据，即判断开始位；②判断什么时候读取D0~D7上的数据，即判断数据位。

为实现第①点，借鉴实验一PWM实验中的“消抖程序”的思想检测RX线上的信号，在RX信号产生了一个下降沿后才启动一帧数据的接收；并且，为保证每一次检测到的都是开始位，必须确定在一次接收中经过了11个时钟后才开始下一帧数据的接收，这可以通过编程实现。

对于第②点，为保证数据的准确，应在数据位的正中间读取数据。图4.2为读取数据的简单示意图，当BPS_CLK信号为高时，读取RX线上的数据，BPS_CLK信号的高电平出现的频率应为9600Hz。本实验首先将50MHz时钟通过计数器分频到500KHz，然后设计一个计数器Count_BPS，将500KHz的系统基准时钟进行分频，分频数为：

500000/9600 = 52 (4.2)

因此，当Count_BPS计数到26时，令BPS_CLK信号为高电平，其他计数值置低，这样使用500KHz时钟在BPS_CLK的高电平时读取数据，就可以在每一位数据的正中间读取数据，确保数据已完整建立。

图4.2 数据读取示意图

三、功能模块图与输入输出引脚说明

图4.3是本实验设计的串口接收系统的示意图，包含开始位检测模块U1、波特率控制模块U2、接收控制模块U3和LED显示模块U4。

图4.3 串口接收系统示意图

开始位检测模块用于检测一帧数据的开始位，功能如前所述。RX_In与串口的RX线相连，在没有数据传输时，RX线上为高电平；neg_sig为“下降沿标志位”，当检测到RX_In的下降沿时，neg_sig信号被置为1，其他时刻为0。

波特率控制模块内包含一个计数器Count_BPS，功能如前文所述。BPS_CLK为使能时钟信号，控制何时读取数据。Count_Sig为计数标志位，当一帧数据开始时，Count_Sig被置为1，此时计数器Count_BPS才能开始计数；当一帧数据接收完毕后，Count_Sig被置为0，计数器Count_BPS停止工作。

接收控制模块从RX_En_Sig信号上的数据帧中读取出数据位，将串行数据转换为并行8位数据并存储于RX_Data中。当一帧数据接收完毕时，“接收完成标志位”RX_Done_Sig被置为1。

LED显示模块将接收到的八位数据输送到LED灯上。

在FPGA中实现此系统，工程包含顶层模块DA与底层模块detect_module、rx_bps_module、rx_control_module、LED_display_module，底层模块从左至右依次对应于图4.3中的U1~U4。下面介绍一下顶层模块输入输出引脚的功能：

（1）CLK：50MHz的时钟信号输入。

（2）RSTn：复位输入信号，低电平有效。当RSTn信号为0时，LED_Out全为0。

（3）RX_In：接收输入信号。连接到串口的RX线。

（4）LED_Out：输送到LED灯，共有八位。LED_Out[7:0]存储了一帧数据的MSB至LSB位。

四、程序设计

串口接收程序中的大部分代码功能已在前面的实验中使用过，容易理解，此处仅简单说明。

（1）图4.4是截取自底层模块rx_control_module的部分代码：

图4.4 rx_control_module核心代码

49-54：数据位存储。计算机发送数据时，是先发（最低有效位）LSB的，53行代码依次将RX_In信号的值存储于rData[0]~rData[7]中，rData的值最终将赋给RX_Data。

（2）图4.6是根据rx_control_module模块中的代码并结合图4.2画出的过程示意图，State信号内寄存当前状态值，最后的“12→13→0”的状态改变是在500KHz时钟上升沿立刻发生的，与前面不同，请结合程序理解。时序设计满足串口通信协议。

图4.6 接收过程示意图

五、FPGA管脚配置

以下是Anlogic FPGA的IO Constraint，CLK信号与开发板上的50MHz的晶振时钟相连；RSTn信号与SWO相连；LED_Out[7:0]分别与LED7~LED0相连；RX_En_Sig信号与SW1相连；RX_In信号与T5管脚相连。

set_pin_assignment { CLK } { LOCATION = R7; IOSTANDARD = LVCMOS33; }

set_pin_assignment { LED_Out[0] } { LOCATION = B14; IOSTANDARD = LVCMOS33; }

set_pin_assignment { LED_Out[1] } { LOCATION = B15; IOSTANDARD = LVCMOS33; }

set_pin_assignment { LED_Out[2] } { LOCATION = B16; IOSTANDARD = LVCMOS33; }

set_pin_assignment { LED_Out[3] } { LOCATION = C15; IOSTANDARD = LVCMOS33; }

set_pin_assignment { LED_Out[4] } { LOCATION = C16; IOSTANDARD = LVCMOS33; }

set_pin_assignment { LED_Out[5] } { LOCATION = E13; IOSTANDARD = LVCMOS33; }

set_pin_assignment { LED_Out[6] } { LOCATION = E16; IOSTANDARD = LVCMOS33; }

set_pin_assignment { LED_Out[7] } { LOCATION = F16; IOSTANDARD = LVCMOS33; }

set_pin_assignment { RSTn } { LOCATION = A9; IOSTANDARD = LVCMOS33; }

set_pin_assignment { RX_En_Sig } { LOCATION = A10; IOSTANDARD = LVCMOS33; }

set_pin_assignment { RX_Pin_In } { LOCATION = F12; IOSTANDARD = LVCMOS33; }

串口接收实验IO Constraint

六、实验结果

串口通信实验需要通过Anlogic_FPGA开发板上的USB转串口接口完成，因此，直接使用2根USB数据线分别将开发板上的JTAG接口和UART2USB接口与计算机相连，并在电脑上使用串口调试助手，按照以下参数配置：

图4.8 硬件连接和“串口助手”参数设置

图4.8是使用“串口调试助手”发送数据“AA”的参数界面，实验前需下载串口的驱动程序并安装，插拔UART2USB口的线缆，观察在串口号内是否出现和消失COMx，选择COMx，配置波特率为9600，数据位8位，停止位1位，无校验位和流控制。点击开启串口，选择HEX发送，键入“AA”，（设置ChipWatcher的捕获触发条件为RX引脚的下降沿，并点击）然后点击发送按钮。

为了更好的理解程序，我们使用ChipWatcher来捕获关键信号，加以诠释，设置ChipWatcher时，关键是设置RX的下降沿为捕获的触发条件，点击Single Trigger，软件会等待RX的下降沿到来才会抓取完整的数据并显示出来：

图**4.**9 Chipwatcher设置

图**4.**10 Chipwatcher进入等待触发条件状态

图**4.**11 这时在串口助手上点击发送，Chipwatcher捕获到完整的一帧RX时序

我们可以看到关键信号的产生和相互关系：

\1. 当RX的下降沿到来时，利用neg1和neg2产生确定起始条件的neg_sig，neg_sig的产生方法在detect_module.v中描述；

\2. 在State=0时，在500K时钟的上升沿采到neg_sig为1就将isCount即Count_Sig赋值为1，同时将State值自加1，进入起始位状态，这在rx_control_module.v里描述；

\3. 当Count_Sig为1时，Count_BPS开始计数，仅当Count_BPS =26时，BPS_CLK被赋值为1，时序如下图：

这在rx_bps_module.v里描述：

\4. 随后就是关键的状态转换，当Count_Sig为1时，Count_BPS以500K时钟频率在0-52循环计数，每到26，BPS_CLK就为高，此时State信号自加1，当State=2,3,4,5,6,7,8,9时，把RX_Pin_In的值移位存到RX_DATA里（可以看到起始状态下RX_DATA里存的是上一次的数据8’h55，随着State的递增，RX_Pin的值依次赋值给对应的位，最终输出这一次的数据。注意是先发低位，后发高位，最终RX_DATA=8‘b10101010），对应ChipWatcher的图更容易理解如下程序：

\5. State = 10和11，是校验位和停止位状态；

\6. State=12，isDone信号置1，Count_Sig归零；State=13，State和isDone信号归零；注意State = 12和13没有判断条件，只要500KHz上升沿到来就跳转，因此对UART连续接收的时序没有影响。

七、思考与拓展

（1）图4.6中，State的值在发生“12→13→0”的变化时，是随着基准时钟CLK的上升沿而变化的，也就是说，停止位的持续时间只有半个周期，但依然得到

了正确的实验结果，请结合程序从“实际有用数据”的角度解释其原因。

（1）在使用“串口调试助手”时，若选择“无校验位”，实验现象是怎样的？请结合程序及“一帧数据”的格式解释其原因。

实验十二 DA及DDS 12.2 DDS正弦信号发生器实验

Posted on 2021-07-26 Edited on 2021-09-10 In 基于FPGA的数字实验指导书（Anlogic FPGA版本）

一、实验设计目标

编写程序，使用FPGA调用存有正弦波表的ROM驱动R-2R DAC：

\1. 使用计数器生成地址线，产生固定频率的正弦波；

\2. 使用DDS方式产生地址信号驱动ROM，从而输出频率可调的正弦波。

二、实验设计思路

本实验中，第一步FPGA以500KHz时钟频率驱动一个计数器，产生0-1023的循环计数，并将其作为地址信号从ROM中顺序读取1024个点送给R-2R DAC，当ROM中存储一个完整的正弦波时，R-2R DAC输出的就是一个频率为500KHz/1024 = 488.28125Hz的正弦波。那么如何改变这个正弦波的频率呢？这就要使用DDS（直接数字合成）技术。

DDS信号源是能直接合成所需波形的一种频率合成器件，由频率合成器（相位累加器、波形查询表）和数模转换器构成。波形合成的基本思想与实验2.1中锯齿波的产生原理相同，只要控制送入数模转换器的数字值以一定规律周期性变化，便能得到所需的波形。

图2.7是DDS器件的核心部分流程图，包含相位累加器和波形查询表。CLK为工作脉冲，KW代表频率控制字。相位累加器内有一个N位寄存器，每来一个时钟脉冲CLK，相位累加器以步长KW递增，将相位累加器的高n位用作ROM的地址输入，即可完成从地址到波形幅值的映射工作。波形查询表ROM中存储了一个完整周期的正弦波，包含了2n个采样点的数据。查询表把送入的地址信息addr映射成所需波形的数字幅度信号，即输出Wave_Data。

图2.7 核心部分流程图

DDS合成公式为：

（2.3）

可以看出，当CLK的频率和N的值不变时，只要改变输入的频率控制字KW，即可改变输出波形的频率。

三、功能模块图与输入输出引脚说明

该工程包含顶层模块DAC_DDS，底层模块Phase_Acc和Sine_ROM。下面介绍一下顶层模块各引脚的功能：

（1）CLK：50MHz的时钟信号输入。

（2）SW_In：拨动开关输入，其中SW_In[0]是复位输入信号，低有效；SW_In[1]是ROM地址选择信号，为高时是计数器作为ROM地址，为低时是DDS的相位累加器输出的高10位作为ROM地址。

（3）DAC_Data：输送到R-2R电路的数字值，共有八位总线。

四、程序设计

DAC的驱动和计算公式在上一个实验中已经描述，这里主要描述下面两个关键点：

4.1 调用ROM IP，存储正弦波表

在上一个实验中，我们是以计数器的输出作为DAC的数据提供给R-2R DAC电路，而在这一个实验里，我们将在FPGA里存一张表，表里是一个完整的正弦波数字信号，接下来用计数器生成正弦波表的地址，就可以将正弦波表里的幅度数值输出给R-2R DAC，这样DAC的输出就是一个正弦信号。

首先我们需要生成一张正弦波表，可以用matlab，excel产生，也可以使用Mif_Maker2010来生成一个1024点8位数据宽度的正弦波表，程序如下：

1、如图2.15所示，打开Mif_Maker2010，点击设定波形里的全局参数。

图2.15 打开Mif_Maker2010，选择全局参数

设定全局参数如下，点击确定

设定波形中选择正弦波。

点击保存。

图2.16 保存正弦波表为sine_1024.mif

将产生的sine_1024.mif文件复制到工程文件夹里面，下面我们调用TD的IP核来建立一个 ROM 查找表，步骤如下：

5、打开TD中的IP Generator管理器。如图2.17所示。

6、选择“Create a new IP core”，点击OK，将IP命名为sin_rom并存在dds程序文件夹下。如图2.18所示。

图2.17 选择IP Generator

图2.18 创建IP名

7、在弹出来的IP核管理器中选择BRM下面的ROM。如图2.19所示。

图2.19 选择建立ROM IP

8、双击ROM后，进入ROM的设定页面。如图2.20所示设定ROM参数。

图2.20 配置ROM参数并将其初始化为sine_1024.mif的表

这样便生成了正弦ROM表的源文件。在Top中可以直接调用这个ROM。

ROM的数据输出送到R-2R DAC的数据端口，ROM的地址ROM_ADDR由SW_In[1]选择是由计数器提供的0-1023循环，还是DDS的相位累加器模块产生的。两种地址的产生程序如下：

15 -28：分频器从50MHz时钟输入分频得到500KHz的时钟。

31-40： 500KHz时钟循环计数从0-1023，这样得到的正弦信号频率为500KHz/1024 = 488.2815Hz;

42-51：调用相位累加器模块产生地址，步进量KW可以手动修改，计算方法为KW=f*2^28/500000，这里2^28是指相位累加器的长度为28位，500000是我们的采样率500KHz。因此我们知道了期望频率后，就可以反推KW的值，例如本例中我们期望产生100Hz的正弦信号，通过上面公式计算得到KW=53,687.0912，我们这里取整得KW=53687，因此我们产生的100Hz实际上是99.99983Hz，并不是完美的100Hz，因此如果需要更精确的频率步进，可以使用更长的累加器位数，设计中上常用40位甚至更长。下面给出相位累加器的代码。

4.2 相位累加器模块

11-21：设定一个28位的相位累加寄存器，然后在每个时钟（本例中是500KHz）的上升沿将其与频率控制字KW累加，一旦超过2^28，就折返回起始位置。

23：将相位累加寄存器的高10位取出来送给ROM的地址线，实现地址与幅度之间的转换。

五、FPGA管脚配置

set_pin_assignment { CLK } { LOCATION = R7; IOSTANDARD = LVCMOS33; }

set_pin_assignment { div_clk } { LOCATION = T4; IOSTANDARD = LVCMOS33; }

set_pin_assignment { DAC_Data[0] } { LOCATION = B14; IOSTANDARD = LVCMOS33; }

set_pin_assignment { DAC_Data[1] } { LOCATION = B15; IOSTANDARD = LVCMOS33; }

set_pin_assignment { DAC_Data[2] } { LOCATION = B16; IOSTANDARD = LVCMOS33; }

set_pin_assignment { DAC_Data[3] } { LOCATION = C15; IOSTANDARD = LVCMOS33; }

set_pin_assignment { DAC_Data[4] } { LOCATION = C16; IOSTANDARD = LVCMOS33; }

set_pin_assignment { DAC_Data[5] } { LOCATION = E13; IOSTANDARD = LVCMOS33; }

set_pin_assignment { DAC_Data[6] } { LOCATION = E16; IOSTANDARD = LVCMOS33; }

set_pin_assignment { DAC_Data[7]} { LOCATION = F16; IOSTANDARD = LVCMOS33; }

set_pin_assignment { SW_In[0] } { LOCATION = A9; IOSTANDARD = LVCMOS33; }

set_pin_assignment { SW_In[1] } { LOCATION = A10; IOSTANDARD = LVCMOS33; }

DA****C_DDS输出实验IO Constraint

六、实验结果

SW0拨至“UP”，SW1也拨到“UP”，DAC输出口上产生488Hz的正弦波，连接到口袋仪器的AIN1观察信号。如下图所示。

、

图2.6 ROM表使用计数器查表时输出的正弦波

图2.7 ROM表使用DDS查表法时输出的正弦波

大家可以自行计算其他的正弦信号频率计算出KW值进行验证。当输出频率变高时，可能需要在DAC输出后面加入模拟低通滤波器来平滑波形。

图2.7 DDS查表法输出10KHz时的正弦波(KW=5368709)

图2.7 DDS查表法输出50KHz的正弦波(KW=26843545)

实验十三FPGA内部AD多通道采样实验

Posted on 2021-07-26 Edited on 2021-09-10 In 基于FPGA的数字实验指导书（Anlogic FPGA版本）

一、实验设计目标

（1）编写程序，使用Anlogic 自带的ADC进行四通道数据轮询采集，同时介绍TD软件IP核的用法。

二、实验设计思路

本实验设计使用FPGA自带的12位串行AD芯片工作，将直流模拟信号转化为数字信号。

ADC分辨率为12bit,8个通道，采样率最大为1MSPS，如果4个通道工作，每通道最大采样率250KSPS。ADC 需要3.3V 模拟工作电压和模拟地以及一个独立的VREF 电压输入。8个模拟通道输入和用户IO 复用，用户实际可用通道数随芯片封装而异，当用户不需要ADC 时可以用作普通用户IO。采样时序如图3.1所示,每16个ADC时钟周期完成一次采样，输出一个EOC信号，ADC的驱动时钟最高16MHz，最高采样率1MSPS，EOC的时钟频率也即是最高1MSPS。

图3.1 Eagle ADC 采样控制时序

图3.2表示了Anlogic内部AD具体的性能指标。

图3.2 ADC内外部端口

ADC内外部端口如图3.3所示。其中内部端口为IP模块的端口。

图3.3 ADC内外部端口

三、ADC 和PLL IP配置

实验采用了TD软件自带的IP核，可以方便的进行ADC的配置。详细的说明可以参考TD User Guide。打开使用手册方法入图3.4所示。

图3.4 TD User Guide打开方法

IP核的调用参考前面的介绍，本节介绍了AD核的具体实例化。

\1. 打开IP Generator里的AD模块，如图3.5所示。

图3.5选择内部AD采集的IP

\2. 勾选需要进行采样的AD通道，然后在左上角输入模块的名称。EG4系列一共有8个通道，本次实验只采集通道CH1,2,3,4的数据，如图3.6所示。

图3.6 AD IP核参数配置

\3. 最后实例化这个IP。

图3.7 AD IP的例化

程序的解析后面我们会加以说明。

根据数据手册AD的最大输入时钟为16MHz,而实验板的时钟为50MHz，因此我们调用PLL模块，来产生16MHz的ADC时钟。EAGLE系列 FPGA最多内嵌有4个多功能锁相环（PLL0~PLL3），可实现高性能时钟管理功能。每个PLL都能实现时钟分频 /倍频、输入和反馈时钟对准、多相位时钟输出功能。

图3.8 EAGLE PLL 特性表

创建IP核PLL模块：

\1. 打开IP Generator里的PLL模块，如图3.9所示。

图3.9 创建PLL模块

\2. 在General设置界面，根据实验需求，选择输入时钟为50MHz，其他的设置保持默认。也可以根据自己的需要，选择反馈设置和动态设置。详细使用方法，可以参考TD_User_Guide文档。

图3.10 PLL模块时钟输入配置

\3. 点击右下角的Next，进行时钟输出配置。本实验中我们使用C0产生200M时钟用于Chip Watcher采样时钟，使用C1产生16MHz的ADC时钟，其余设置保持默认。

图3.11 PLL模块时钟输出配置

\4. 点击 Next, 选择输出时钟的带宽，本实验也选择默认Medium设置。如果用户需要更快的时钟锁定，需要把BandWidth选择为High，如果用户需要更小的时钟抖动，需要把Bandwidth设为Low。

图3.12 PLL模块时钟输出带宽配置

\5. 点击Next，检查配置信息，完成PLL模块功能。

图3.12 PLL模块时钟输出带宽配置

\6. 最后实例化这个IP。Standby和reset功能暂时不启用，设置为1’b0。注意给CW_CLK加上 //synthesis keep；以免被编译器优化。

图3.12 实例化PLL模块

四、程序设计

24-34，使用EOC信号产生CH1-CH4的地址信号，3’b001 - 3’b100间循环。

37-38，定义ADC的输出数据，注意我们整个程序里没有使用ADC_Data的低四位，这会导致编译的时候低四位被优化。我们这里使用//synthesis keep；语句来保证编译后该信号能够整体保留，以便我们在ChipWatcher里观察。

41-50，调用ADC的例化。

53，将ADC通道1采样后的数据的高八位放到LED上观察。

五、FPGA管脚配置

下面是Anlogic FPGA的IO Constraint，CLK是50MHz时钟输入，EOC信号我们把它送到插座上观察，LED0-LED7用来观察ADC CH1的直流采样结果（取高8位）；RSTn、start输入信号分别与开发板上的SW0、SW1相连。ADC输入通道不需要在IO Constraint里配置，我们需要对照原理图查找插座上的输入位置。

set_pin_assignment { CLK } { LOCATION = R7; IOSTANDARD = LVCMOS33; }

set_pin_assignment { RSTn } { LOCATION = A9; IOSTANDARD = LVCMOS33; }

set_pin_assignment { start } { LOCATION = A10; IOSTANDARD = LVCMOS33; }

set_pin_assignment { EOC } { LOCATION = T4; IOSTANDARD = LVCMOS33; }

ADC 输入端口CH1-M10，CH2-L10，CH3-P11, CH4 - M12

六、实验结果

使用口袋仪器的“信号源”向ADC的CH1和CH4提供直流1V，向CH2和CH3提供直流2V，ADC的EOC信号接示波器通道1，并注意口袋仪器和开发板需共地。

图3.2****2 硬件连接示意图

（1）图3.23是使用口袋仪器EPI-m204产生的直流信号及参数说明。

图3.2****3 AD转换前的直流信号

（2）图3.24是EOC信号，可以看到周期是1uS，频率1MHz

图3.24 实测EOC信号

（3）图3.24是使用200MHz观察时钟的Chip Watcher得到的ADC_CLK (16MHz)，EOC (1MHz)，ADC_Data和Channel的时序图，可以看到ADC_Data比Channel信号滞后一个周期（3’b001对应的是CH4数据，3’b010对应的CH1，3’b011对应的CH2，3’b100对应的CH3），CH4和CH1采到的值分别为1227和1242，CH2和CH3采到的值分别为2458和2464。

图3.24 Chip Watcher****工作图

（4）通过 Vin = Vref * Code/4096 = 3.3V * Code/4096可以换算得到实际采到的电压值。

实验十二 DA及DDS 12.1 R-2R DA输出实验

Posted on 2021-07-26 Edited on 2021-09-10 In 基于FPGA的数字实验指导书（Anlogic FPGA版本）

一、实验设计目标

编写程序，使用FPGA驱动R-2R电路，输出正弦波。

二、实验设计思路

任意复杂的数字电路都可以使用FPGA实现，但当关联上模拟信号时，就需要AD、DA芯片作为转换器件。AD是把模拟信号转变成数字信号，再送给FPGA做数字算法处理；DA则是将FPGA处理过后的数字信号转变成模拟信号。

本实验由FPGA的8个管脚输出的二进制数值，经过R-2R电路转换后输出相应的模拟值，改变输入的数字值便可得到幅度变化的模拟信号输出。R-2R DAC的实物位置和电路原理图如图2.1所示。

图2.1 R-2R DAC****电路

输出电压与DAC_D0-DAC_D7的码值关系为：DAC_VOUT = 3.3V * 码值/256

本实验使用FPGA驱动R-2R电路，由按键KEY0控制R-2R DAC的输入码值是来自拨动开关SW0-7，还是来自计数器产生的循环递增信号。

三、功能模块图与输入输出引脚说明

下面介绍一下顶层模块各引脚的功能：

（1）CLK：50MHz的时钟信号输入。

（2）DAC_Data：输送到R-2R电路的数字值，共有八位，引脚与LED复用。

（3）row：矩阵按键的行信号；这里固定输出4’b0111;

（4）col：矩阵按键的列信号；配合行线输出的4’b0111来判断KEY0和KEY1是否按下。其中col[0]/KEY0用来选通DAC输入数据来源，col[1]/KEY1用来实现低电平有效的全局复位。

（5）SW_In：拨动开关输入；

四、程序设计

21-31：从50MHz分频产生100KHz的时钟

35-43：使用100KHz时钟产生0-255的循环计数

46：使用按键KEY0选择送给DAC的码值是来自拨动开关还是计数器输出

五、FPGA管脚配置

set_pin_assignment { CLK } { LOCATION = R7; IOSTANDARD = LVCMOS33; }

set_pin_assignment { div_clk } { LOCATION = T4; IOSTANDARD = LVCMOS33; }

set_pin_assignment { col[0] } { LOCATION = E11; IOSTANDARD = LVCMOS33; }

set_pin_assignment { col[1] } { LOCATION = D11; IOSTANDARD = LVCMOS33; }